Katalog CVE

CVE-2026-23554

Wysokie
Opublikowano: Przetłumaczono: NVD NIST

Streszczenie

Kod stronicowania Intel EPT wykorzystuje optymalizację, aby opóźnić opróżnianie wszelkiego pamiętanego stanu EPT do momentu zwolnienia blokady p2m. Jednakże zwalnianie struktur stronicowania nie jest opóźniane, co może prowadzić do obecności zwolnionych stron w pamięci podręcznej.

Ocena ryzyka

Takie przestarzałe wpisy mogą wskazywać na obszary pamięci, które nie są własnością gościa, co umożliwia dostęp do niezamierzonych regionów pamięci. To stwarza ryzyko naruszenia integralności danych i bezpieczeństwa systemu.

Rekomendacja

Zaleca się aktualizację oprogramowania w celu usunięcia tej podatności oraz monitorowanie dostępu do pamięci w celu wykrycia potencjalnych nieautoryzowanych operacji.

Powiązane podatności

Oryginalny opis (angielski, źródło NVD)

The Intel EPT paging code uses an optimization to defer flushing of any cached EPT state until the p2m lock is dropped, so that multiple modifications done under the same locked region only issue a single flush. Freeing of paging structures however is not deferred until the flushing is done, and can result in freed pages transiently being present in cached state. Such stale entries can point to memory ranges not owned by the guest, thus allowing access to unintended memory regions.

Dane podatności pochodzą z NVD (NIST) · CISA KEV · EPSS